描述
Synopsys Synplify是生成高性能，高性价比FPGA设计的行业标准。Synplify支持最新的VHDL和Verilog语言结构，包括SystemVerilog和VHDL-2008。该软件还支持各种FPGA厂商的FPGA架构，包括Altera，Achronix，Lattice，Microsemi和Xilinx。Synplify软件使用易于使用的界面，并能够添加对HDL代码的增量和可视分析。
Synopsys Synplify的功能和特点：
- 自动编译4倍速度的加载点
- 多达4个处理器的运行时加速
- TCL脚本支持自动化流程和可定制组合，调试和报告
- 使用来自Achronix，Altera，莱迪思，Microsemi，Xilinx的FPGA的最佳面积和时间结果
- 为大型设计团队管理多种设计实现
- 每个FPGA器件的自定义映射应用程序可确保最佳性能
- 结论自动存储器和DSP为项目提供了期望的面积，功率和时间质量的结果。
- FSM提取，用户控制优化和调试
- 可追踪和可验证的流由优化构图的控件控制。
- 与用于分析模拟数据的VCS仿真集成
- 生成高质量的数据以推动功耗优化
- ASIC语言工具和SDC兼容性限制
- 过程管理界面可监控设计进度和错误
- 地理分布同步/多设备项目
要查看完整的数据的Synopsys Synplify到这里，看看。
系统要求
系统要求： PC / Linux
支持的操作系统： Windows 7even / 8.x | RHEL 5-7（红帽企业Linux）/ SLES 11或12（SUSE Linux Enterprise Server）
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